在利用FPGA/CPLD进行逻辑电路设计时，综合后的结果是（ ）。（2016年嵌入式系统设计师) A. Verilog或VHDL等源文件 B. 电路级的网表文件 C. 仿真结果 D. 可

在利用FPGA/CPLD进行逻辑电路设计时，综合后的结果是（  ）。（2016年嵌入式系统设计师)
A. Verilog或VHDL等源文件   
B. 电路级的网表文件
C. 仿真结果   
D. 可烧写的编程文件





参考答案：B
参考解析：本题考查FPGA/CPLD的基础知识。  
FPGA/CPLD在进行逻辑电路设计时，一般使用HDL语言进行输入设计，综合就是把HDL语言转换为综合网表的过程。综合网表中除了包含从HDL语言中推断出的与门、非门等组合逻辑和寄存器等时序逻辑之外，还包含FPGA特有的各种原语，诸如LUT、BRAM等硬件模块，以及这些模块的属性和约束信息。  
Xilinx的ISE中包含综合工具，综合完成后，可以用文本工具查看综合输出文件，综合输出一个重要结果是网表文件，用于描述布局布线。在进行最终比特流生成过程中，需要使用对应的比特流生成工具。 在FPGA中包含各种仿真，比如前仿真、后仿真、功能仿真、时序仿真、行为级仿真、RTL电路级仿真、综合后仿真、门级仿真、布局布线后仿真等等。